Chiplet-Integration: 40-Nanometer-Präzision beim Wafer-Bonding erreicht

Im Mai 2026 zeigen mehrere Forschungsdurchbrüche und Industrieprojekte: Die Verbindungstechniken zwischen einzelnen Chip-Modulen – sogenannten Chiplets – werden zum entscheidenden Faktor für künftige KI-Prozessoren und Hochleistungsrechner.

Quasi-monolithische Integration am Fraunhofer IPMS

Einen wesentlichen Fortschritt erzielte das Fraunhofer-Institut für Photonische Mikrosysteme (IPMS) im EU-Projekt APECS. Die Forscher demonstrierten eine quasi-monolithische Integration (QMI) auf Wafer-Ebene.

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Das Verfahren bettet Chiplets in speziell gefertigte Vertiefungen – sogenannte Pockets – innerhalb eines Silizium-Wafers ein. Nach der Einebnung der Oberfläche lassen sich die Komponenten mit deutlich höherer Verbindungsdichte verknüpfen als mit herkömmlichen Packaging-Methoden. Der Ansatz kombiniert die Flexibilität modularer Systeme mit den Vorteilen eines Einzelchips: kürzere Signalwege und verbesserte Zuverlässigkeit. Ziel sind hochintegrierte Systeme für KI-Anwendungen und intelligente Transceiver.

Präzisionsrekorde beim Wafer-Bonding

Parallel dazu haben das Forschungsinstitut Imec und die EV Group neue Maßstäbe beim Hybridbonding gesetzt. Auf der Fachkonferenz ECTC präsentierten sie im Mai 2026 das Wafer-zu-Wafer-Hybridbonding mit einem Pitch von lediglich 200 Nanometern auf 300-mm-Wafern.

Die erzielte Genauigkeit ist bemerkenswert: Mit einem Post-Bond-Overlay von weniger als 40 Nanometern wurde ein technischer Bestwert erreicht. Diese Präzision gilt als Voraussetzung für das sogenannte CMOS 2.0, bei dem Logik-zu-Logik- oder Speicher-zu-Logik-Schichten direkt übereinander gestapelt werden. Branchenanalysten sehen darin die Basis für Architekturen jenseits der zweidimensionalen Chip-Planung.

Skalierungskonzepte und architektonische Alternativen

Angesichts der zunehmenden Fertigungskomplexität werden auch neue theoretische Modelle diskutiert. Im Mai 2026 stellten Forscher das Tau-Skalierungsgesetz vor – eine Alternative zum klassischen Mooreschen Gesetz. Das Konzept ergänzt die Transistor-Miniaturisierung durch Optimierung der Zeitskalierung und vertikaler Architektur.

Eine zentrale Rolle spielt dabei die LogicFolding-Architektur. Ein im Frühjahr vorgestellter EDA-Prototyp (Electronic Design Automation) optimiert Multilayer-Chips als durchgehende vertikale Strukturen. Erste Tests deuten darauf hin, dass dieser True-3D-Ansatz die internen Drahtlängen um bis zu 30 Prozent reduzieren könnte. Entsprechende Prozessoren sollen bereits im Herbst 2026 zum Einsatz kommen. Das langfristige Ziel: eine Transistordichte, die konventionellen 1,4-Nanometer-Verfahren entspricht.

Industrielle Umsetzung und europäische Großprojekte

Die Kommerzialisierung dieser Technologien zeigt sich in neuen Partnerschaften. Broadcom und FuriosaAI entwickeln gemeinsam einen Inferenzbeschleuniger der dritten Generation. Er basiert auf einem 2-Nanometer-Prozess und nutzt Broadcoms 3,5D-Packaging-Technologie. Der Fokus liegt auf der Skalierbarkeit in Rechenzentren durch Integration von Hochleistungsspeichern (HBM4).

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Auch die Fertigungskapazitäten passen sich an. Der Dienstleister ASE kündigte im Mai 2026 eine automatisierte Produktionslinie für Panel-Level-Packaging im Format 310 mal 310 Millimeter an. Der Wechsel von runden Wafern auf rechteckige Panels vergrößert die Nutzfläche und steigert die Effizienz bei der Integration von KI-Chiplets. Die Serienproduktion soll in der ersten Hälfte 2027 starten.

Auf europäischer Ebene adressiert das Flaggschiffprojekt Moore4Power die heterogene Integration. Unter Koordination von Infineon startete im Mai 2026 ein mit 91 Millionen Euro dotiertes Vorhaben mit Partnern aus 15 Ländern. Das Projekt konzentriert sich auf die Verbindung unterschiedlicher Materialien wie Silizium, Siliziumkarbid und Galliumnitrid auf Systemebene. Zielanwendungen sind E-Mobilität und Bahntechnik mit Wirkungsgraden von bis zu 99 Prozent.

Ergänzt werden diese Bestrebungen durch Erfolge bei europäischen Hochleistungsprozessoren. Mitte Mai 2026 wurde der erste Rhea1-Prozessor des Herstellers SiPearl erfolgreich in Betrieb genommen. Das System verfügt über 80 Kerne und nutzt HBM2e-Speicher. Erste Auslieferungen für Supercomputer sind gegen Ende 2026 vorgesehen.

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